如今無(wú)論是在生活中還是工作中,晶體和振蕩器的身影幾乎是無(wú)處不在了,而且性能和封裝尺寸越來(lái)越合適當(dāng)代產(chǎn)品的發(fā)展需求,有源晶振的分類(lèi)有很多種,每一種都具備不同的功能.按照輸出方式不同,它可以分為CMOS,LVCMOS,HCMOS,HCSL,LVDS,LVPECL,削峰正弦波,方波,削波正弦波等.在產(chǎn)品性能中起到很大的作用,早已成為時(shí)鐘源或時(shí)序產(chǎn)品中,最重要的電子元器件之一.
在當(dāng)今的高性能系統(tǒng)中,需要一個(gè)出色的時(shí)鐘源.隨著專(zhuān)用集成電路(ASIC)的速度和性能達(dá)到更高的限制,分配該時(shí)鐘源以驅(qū)動(dòng)多個(gè)設(shè)備的需求變得更加困難.由于相關(guān)的快速邊沿速率,系統(tǒng)中部署的較高頻率導(dǎo)致長(zhǎng)PCB跡線表現(xiàn)得像傳輸線.維護(hù)平衡系統(tǒng)需要適當(dāng)?shù)慕K止技術(shù)來(lái)實(shí)現(xiàn)應(yīng)用程序中的跟蹤路由.本應(yīng)用筆記將重點(diǎn)介紹推薦的終止技術(shù);關(guān)于輸出負(fù)載的評(píng)論,并提供一些設(shè)計(jì)師要考慮的布局指南.
傳輸線理論簡(jiǎn)介:
通常,大多數(shù)時(shí)鐘源具有低阻抗輸出.當(dāng)這些晶振用于驅(qū)動(dòng)具有大阻抗的負(fù)載時(shí),存在阻抗不匹配.根據(jù)應(yīng)用條件,此阻抗不匹配會(huì)導(dǎo)致負(fù)載產(chǎn)生電壓反射,從而產(chǎn)生時(shí)鐘波形中的步進(jìn),振鈴以及過(guò)沖和下沖.這可能通過(guò)降低負(fù)載處的時(shí)鐘信號(hào),錯(cuò)誤的數(shù)據(jù)時(shí)鐘和產(chǎn)生更高的系統(tǒng)噪聲而導(dǎo)致系統(tǒng)性能不佳.
為了減少電壓反射,需要正確終止信號(hào)跡線.適當(dāng)終止的設(shè)計(jì)考慮因素可以用兩個(gè)語(yǔ)句來(lái)概括:
1.使負(fù)載阻抗與線路阻抗相匹配
2.使源阻抗與線路阻抗匹配
對(duì)于大多數(shù)有源晶振電路設(shè)計(jì),第一種說(shuō)法是首選方法,因?yàn)樗朔祷貢r(shí)鐘源的反射.這樣可以減少噪音,電磁干擾(EMI)和射頻干擾(RFI).下圖顯示了阻抗不匹配對(duì)較高頻率時(shí)鐘源的影響.

適當(dāng)?shù)淖杩蛊ヅ?不正確的阻抗匹配

常用終止技術(shù):
如上所述,為了減少電壓反射,必須正確地終止跡線.傳輸線的四種基本端接技術(shù)是串聯(lián),并聯(lián),戴維寧和AC.
系列終止:
串聯(lián)終端消除了時(shí)鐘源的反射,有助于保持貼片振蕩器信號(hào)質(zhì)量.這最適合驅(qū)動(dòng)少量負(fù)載的TTL器件,因?yàn)闀r(shí)鐘輸出阻抗小于傳輸線特性阻抗.圖1顯示了一系列終端.電阻盡可能靠近時(shí)鐘源放置.R的典型設(shè)計(jì)值為10Ω至75Ω.

圖1

R的值可以大于阻抗差,以便產(chǎn)生稍微過(guò)阻尼的狀態(tài)并且仍然消除來(lái)自時(shí)鐘源的反射.
系列終端的主要優(yōu)點(diǎn)是:
簡(jiǎn)單,只需一個(gè)電阻器功耗低在驅(qū)動(dòng)高容性負(fù)載時(shí)提供限流功能;這還可以通過(guò)減少接地反彈來(lái)改善抖動(dòng)性能.串聯(lián)終端的主要缺點(diǎn)是:增加負(fù)載信號(hào)的上升和下降時(shí)間;這在某些高速應(yīng)用中可能是不可接受的.不能驅(qū)動(dòng)多個(gè)負(fù)載并行和戴維寧終端接下來(lái)的三種有源晶振終端技術(shù)可以提供更清晰的時(shí)鐘信號(hào)并消除負(fù)載端的反射.這些終端應(yīng)盡可能靠近負(fù)載放置.
圖2描繪了并行終端.并聯(lián)終端消耗的功率最大,不建議用于低功率應(yīng)用.它也可能改變占空比,因?yàn)橄陆笛貙⒈壬仙馗?它比串聯(lián)終端具有一個(gè)優(yōu)點(diǎn),即上升和下降時(shí)間的延遲大約是一半.

圖2

如圖3所示,戴維寧終端將比并聯(lián)終端消耗更少的功率,并且通常用于PECL應(yīng)用,50Ω線路匹配至關(guān)重要.R的總值等于傳輸線的特征阻抗.如果需要過(guò)阻尼狀態(tài),則R的總值可略小于特征阻抗.戴維寧終端的主要缺點(diǎn)是每條線路需要兩個(gè)電阻器,并且在終端附近需要兩個(gè)電源電壓.建議不要將此端接用于TTL或CMOS電路.

圖3

AC終止:
AC端接,如圖4所示,在并聯(lián)支路中增加了一個(gè)串聯(lián)電容.由于RC時(shí)間常數(shù),電容會(huì)增加時(shí)鐘源的負(fù)載和延遲,但在穩(wěn)態(tài)條件下將消耗很少或沒(méi)有功率.通常不建議使用此終端,因?yàn)樗鼤?huì)通過(guò)增加傳播延遲時(shí)間來(lái)降低時(shí)鐘信號(hào)的性能.為了保持有效終止,CL的值不應(yīng)小于50pF.較大的CL值將允許時(shí)鐘邊沿的快速轉(zhuǎn)換,但隨著電容器值的增加,較高的電流電平將通過(guò),從而導(dǎo)致有源貼片晶振功耗增加.選擇大于走線阻抗的RL值,以考慮負(fù)載輸入阻抗的泄漏.

圖4

輸出負(fù)載簡(jiǎn)介:
應(yīng)注意不要使時(shí)鐘源過(guò)載.如果使用單個(gè)時(shí)鐘源來(lái)驅(qū)動(dòng)多個(gè)負(fù)載,則如果總負(fù)載超過(guò)時(shí)鐘源的驅(qū)動(dòng)能力,則會(huì)發(fā)生波形劣化.過(guò)載的一些常見(jiàn)癥狀是波形削波,對(duì)稱不平衡,信號(hào)幅度減小以及上升和下降時(shí)間值的變化.通常隨著石英晶振頻率的增加,源驅(qū)動(dòng)更高負(fù)載的能力將降低.請(qǐng)務(wù)必參考時(shí)鐘源規(guī)范以獲得最大負(fù)載能力.下圖顯示了時(shí)鐘源上的過(guò)載影響.

適當(dāng)?shù)呢?fù)載條件-過(guò)載情況

通用時(shí)鐘輸出類(lèi)型:
CTS時(shí)鐘振蕩器設(shè)計(jì)已開(kāi)發(fā)出各種封裝選項(xiàng),輸入電壓和輸出類(lèi)型.HCMOS和HCMOS/TTL兼容,CTS設(shè)計(jì)目前提供“雙兼容”振蕩器,這是HCMOS輸出類(lèi)型,能夠驅(qū)動(dòng)TTL應(yīng)用.由于轉(zhuǎn)換時(shí)間較短,這些設(shè)備固有地具有更大的過(guò)沖和欠沖.這可能不適合具有嚴(yán)格EMI要求的舊TTL設(shè)計(jì).CTS生產(chǎn)兩種流行的HCMOS/TTL兼容時(shí)鐘振蕩器CB3/CB3LV和型號(hào)636.下圖顯示了典型的HCMOS測(cè)試負(fù)載配置和波形參數(shù).

HCMOS測(cè)試負(fù)載-HCMOS/TTL波形

LVPECL和LVDS:
與HCMOS邏輯技術(shù)相比,CTS晶振的LVPECL和LVDS邏輯輸出設(shè)計(jì)具有許多優(yōu)勢(shì).LVPECL和LVDS技術(shù)從正電源獲得其工作功率,從而實(shí)現(xiàn)與負(fù)載點(diǎn)處的HCMOS邏輯接口的必要兼容性.
這些邏輯輸出還具有:
降低系統(tǒng)抖動(dòng);由于較小的特征過(guò)渡區(qū)域更快的上升和下降時(shí)間可以提供差分輸出;減少排放必不可少的能力直接驅(qū)動(dòng)50Ω傳輸線能夠在高頻下降低電源消耗CTS635型提供任何輸出類(lèi)型的選項(xiàng).
布局指南:
在印刷電路板布局過(guò)程中采用良好的設(shè)計(jì)實(shí)踐將最小化先前討論的有源晶振信號(hào)劣化.PCB設(shè)計(jì)的一些常見(jiàn)指導(dǎo)原則是:將時(shí)鐘源物理定位在盡可能靠近負(fù)載的位置限制時(shí)鐘信號(hào)的走線長(zhǎng)度不要將時(shí)鐘信號(hào)路由到電路板邊緣附近盡量避免在時(shí)鐘信號(hào)路由中使用過(guò)孔.過(guò)孔會(huì)改變引起反射的走線阻抗.不要在電源和接地層上布置信號(hào)走線.

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